完善下列程序,实现 一个带异步清零、异步置位 、上升沿触发的 D 触发器 ,其清零和置位端均为低电平有效。 端口: clk 为时钟, d 为输入, clr 为清零输入端, set 为置位输入端; q 为 输出端。 注:如有多种答案,只需写出其中一种即可 module dff(q, clk, d, clr, set); input clk,d,clr,set; output q; reg q; always @( ____________ ) begin if(!clr) ___________; else if(!set) ___________; else ___________ ; end endmodule